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1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
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SSTE32882KA1
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
Function Table (Each Flip Flop) with QuadCS Mode Enabled
Inputs
Outputs
RESET
DCS[3:0]
CK1
1
It is illegal to hold both the CK and CK inputs at static logic high levels or static complementary logic levels (low
and high) when RESET is driven high.
CK1
A/C/E2
2
A/C/E = DA0..DA15, DBA0..DBA2, DRAS, DCAS, DWE, DODTn, DCKEn
Qn
QCS[3:0]
QxODTn
QxCKEn
H
LLHH
↑
↓
Control
Word
No
change
HHHH
No change
HHHLL
HLLLL
H
XXXX
L or H
H or L
X
No
change
No change
H
LHHH
↑↓
Dn
LHHH
DODTn
DCKEn
HHLHH
↑↓
Dn
HLHH
DODTn
DCKEn
HHHLH
↑↓
Dn
HHLH
DODTn
DCKEn
HHHHL
↑↓
Dn
HHHL
DODTn
DCKEn
HLHLH
↑↓
Dn
LHLH
DODTn
DCKEn
HHLLH
↑↓
Dn
HLLH
DODTn
DCKEn
HLHHL
↑↓
Dn
LHHL
DODTn
DCKEn
HHLHL
↑↓
Dn
HLHL
DODTn
DCKEn
H
XXXX
LL
X
float
L
H
HHHH
↑↓
X
No
change
or float3
3
Depending on Control Word RC0 Bit DA4. If RC0 DA4 is cleared, previous state is maintained. Address floating
is disabled independent of control word RC0 once 3T timing is activated
HHHH
DODTn
DCKEn
H
LLLH
↑↓
X
Ilegal Input States
H
LLHL
HLHLL
HHLLL
L
X or float
X or
float
X or
float
X or float
float
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